VHDL 分频器

VHDL 分频器

首先：分频，就是将频率缩小；

比如之前的频率是10Hz（时钟周期为0.1），那2分频后就是5Hz（时钟周期为0.2）

好，那我问你，如果时钟频率是10Hz，1秒钟内有多少个时钟呢（就是clk cycle是怎样的呢）；显然画出的波形就是1秒钟内有10个clock，那要怎么体现在代码里面呢？-->计数器

用计数器就是数clock cycle的数目！

10Hz的clock变成5Hz的clock：

-->10Hz的clock：用计数器数A到10表示

-->5Hz的clock：计数器数B到5

所以说当计数器A每数2个，计数器B就加1；这样计数器B对应的时钟是不是就是10Hz进行了2分频呢

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不知道明白了没有